x86 & Arm Rival, RISC-V se dodává s architekturou jádra s 10 miliardami

Calista Redmond, generální ředitel RISC-V International, na Embedded World oznámil, že v současnosti je na trhu deset miliard RISC-V center.

Architektura ARM RISC-V dodala 10 miliard jader, o nichž se uvádí, že jsou výraznější než architektura x86 & Arm budoucnosti.

RISC-V, vyslovovaný jako „Páté riziko“, je architektura Open Standard Instruction Set (ISA), která je poskytována v rámci open source licencí a je zdarma k použití. Základní sada instrukcí obsahuje 32bitové přirozeně zarovnané instrukce s pevnou délkou a ISA podporuje rozšíření s proměnnou délkou, což znamená, že každá instrukce může mít libovolnou číselnou délku v rámci 16bitových parcel. Instrukční sada se dodává ve variantách 32bitového a 64bitového adresního prostoru a je vytvořena pro širokou škálu použití. Různé podskupiny podporují vše od mini-embedded systémů přes PC až po procesorově vázané superpočítače až po paralelní PC namontované do racku na úrovni skladu.

Calista Redmond řekl, že otevřené standardy jsou klíčové.

Linux to dělá pro software a my to děláme pro hardware. Odhadujeme, že na trhu je 10 miliard RISC-V center.

Cesta k deseti miliardám ale nebyla žádným rychlým úkolem. Uvádí se, že sedmnáct let pokusů a omylů pro architekturu ARM bylo hlavním milníkem, kterého bylo v roce 2008 dosaženo. Na druhou stranu RISC-V trvalo pouhých dvanáct let, než dokončilo deset miliard. Redmond předpovídá, že počet procesorových jader RISC-V by měl do roku 2025 dosáhnout 80 miliard.

Zdroj: Embedded World 2022.

Tato novinka zahrnovala oznámení schválení čtyř nových specifikací a rozšíření od letošního roku. The Čtyři nové specifikace být:

  • Specifikace RISC-V pro inženýry SBI pro vrstvu firmwaru mezi hardwarovou platformou a jádrem operačního systému pomocí binárního aplikačního rozhraní v režimu dohledu (režim S nebo režim VS). Tato abstrakce umožňuje multiplatformní služby napříč všemi implementacemi RISC-V OS. Několik členů RISC-V již implementovalo specifikaci RISC-V SBI do svých řešení RISC-V, takže certifikace specifikace zajistí standardní přístup v celém ekosystému RISC-V a zajistí kompatibilitu. Vývoj a ověřování této specifikace vedl Atesh Batra ze společnosti Refus, práci vedl horizontální řídící výbor platformy.
  • Protokoly RISC-V UEFI přinášejí aktuální standardy UEFI na platformy RISC-V. Vývoj a ověřování této specifikace vedli Sunil VL, Ventana Micro a Philipp Tomsich, VRULL GmbH, s prací prováděnou v technické pracovní skupině Premium Software.
  • E-Trace pro RISC-V definuje vysoce efektivní metodu trasování procesoru, která využívá trasování větví, ideální pro ladění jakéhokoli typu aplikace od malých vestavěných návrhů až po ultravýkonné počítače. E-Trace dokumentace RISC-V definuje signály mezi jádrem RISC-V a kodérem (nebo vstupním portem), komprimovaný algoritmus trasování větví a formát paketů pro zapouzdření komprimovaných informací o trasování větví. Gajinder Panesar ze společnosti Picocom a E-Trace Task Group společnosti RISC-V vedl vývoj a ověřování této specifikace.
  • RISC-V Zmmul Multiply umožňuje pouze levné implementace, které vyžadují násobení, ale ne dělení a jsou součástí neprémiové specifikace RISC-V. Allen Baum vedl vývoj a ověřování tohoto rozšíření, přičemž pracoval na ISA Unlucky Committee.
READ  Podívejte se na prototypy Hummer EV CrabWalk na veřejné silnici

zdroje zpráv: IT domovA RISV.org

You May Also Like

About the Author: Danielle Brown

"Přátelský průkopník popkultury. Hodně padá. Sociální média geek. Obecný fanatik do kávy. Televizní nadšenec. Potížista."

Napsat komentář

Vaše e-mailová adresa nebude zveřejněna.